En juillet 2015, GlobalFoundries, IBM et Samsung produisaient conjointement la première puce avec une finesse de gravure de 7 nm.
GlobalFoundries avait annoncé ses plans de développement de sa propre technologie FinFET 7 nm en septembre 2016, quelques mois après avoir fabriqué ses premières puces avec le process 14 nm FinFET.
Ses plans ont été actualisés, et le fondeur affirme être en mesure de produire pour ses clients les premières puces en 7 nm en 2018.
Les nouveaux processus de fabrication sont nécessaires afin de continuer à produire régulièrement des puces électroniques plus rapides. L’autre moyen, l’amélioration de la micro-architecture, augmente les performances de façon généralement moins significative.
Plus un transistor est petit, plus on peut en placer dans un volume donné, augmentant ainsi les performances, et moins il consomme d’énergie. La production est également moins chère, puisque l’on peut produire plus de puces sur un wafer d’une taille donnée, qu’avec un process à gravure plus épaisse.
Pour la technologie 7LP, GlobalFoundries annonce des objectifs très ambitieux :
- 40 % de performances en plus qu’en 14 nm, à consommation d’énergie égale ;
- 60 % de consommation d’énergie en moins, à fréquence d’horloge égale ;
- 30 % de coût en moins par die (petit morceau de semi-conducteur sur lequel un circuit intégré électronique a été fabriqué) ;
- Augmentation de la surface maximale d’un die de 650 à 700 mm2.
La production initiale des puces de technologie 7LP s’effectuera au Fab 8, avec le processus actuel de lithographie optique par ultraviolets profonds.
GlobalFoundries va également installer des outils EUV (rayonnement ultraviolet extrême) au second semestre, qui seront exploités « dès que la technologie sera prête pour une production de masse ».
Il est remarquablement difficile de produire des transistors plus finement, à mesure que l’on se rapproche de limites physiques.
Ainsi, plus un transistor est petit, plus son courant de fuite est élevé.
Et l’on approche des limites de l’optique pour la gravure.
C’est ainsi que l’ITRS prédit que la miniaturisation des transistors prendra fin vers 2021 et vers le 5 nm, pour des raisons économiques, et que les fondeurs auront recours à d’autres améliorations : empilement vertical des transistors en couche, passage du FinFET au lateral gate all around device, abandon du silicium pour du germanium, du silicium germanium, et d’autres composants à base des éléments des groupes 13 et 14 de la table périodique des éléments.