Alimentation frontale

Les puces modernes sont alimentées par « Frontside Power Delivery », ou alimentation frontale, via la couche de transistors M0. Il s’agit de la couche la plus petite, la plus complexe et la plus coûteuse d’une puce, nécessitant les outils de haute précision tels que la gravure à rayonnement ultraviolet extrême (UVE/EUV) et le multi-patterning, une catégorie de technologies pour la fabrication de circuits intégrés, développée pour la photolithographie afin d’améliorer la densité des caractéristiques.

Au-dessus de cette couche, des couches métalliques supplémentaires sont ajoutées à des tailles croissantes pour tenir compte de tout le câblage nécessaire entre les transistors et les différentes parties du processeur, ainsi que pour fournir un acheminement pour l’énergie qui vient d’encore plus haut dans la pile. Intel compare cela à la construction d’une pizza.

Un processeur moderne à hautes performances comporte généralement entre 10 et 20 couches métalliques.

L’inconvénient de l’alimentation par l’avant, cependant, est que les fils d’alimentation et de signal se trouvent du même côté de la puce. Les deux fils doivent parcourir plus de 15 couches pour atteindre les transistors, tout en se disputant un espace précieux et en créant des interférences entre eux. La résistance le long des fils d’alimentation fait chuter la tension de l’alimentation entrante.

Elle affecte la multiplication des performances par la multiplication des transistors.

Alimentation dorsale

L’industrie des semi-conducteurs cherche donc depuis plusieurs années à résoudre cette situation : plutôt que faire arriver à la fois les signaux et l’alimentation du même côté de la puce, pourquoi ne pas les séparer ?

Plus facile à dire qu’à faire. Aujourd’hui, Intel affirme être le premier fabricant à parvenir à cet objectif sur des puces de test, nom de code Blue Sky Creek, qui seraient très proches d’un produit fini, avec sa technologie PowerVia.

Le wafer est retourné, le silicium est enlevé en polissant jusqu’à atteindre le bas de la couche de transistors. Des couches métalliques sont alors ajoutées pour l’alimentation de l’autre côté de la puce.

Non seulement cela simplifie la fabrication des puces, mais cela facilite la mise à l’échelle des performances et permet même de réduire la densité de la couche M0, simplifiant ainsi l’étape la plus complexe et la plus coûteuse de la production.

En limitant les chutes de tension, on améliore aussi directement les performances.

Intel 20A

Le premier procédé de fabrication compatible avec PowerVia sera Intel 20A, qui intégrera aussi RibbonFET, sa technologie de transistors FinFET à grille enrobante, avec les premières productions en 2024.

Intel compte sur ces deux technologies clés pour reprendre le leadership de la fabrication de semi-conducteurs, qui lui appartint pendant près de cinquante ans, mais que l’entreprise perdit il y a environ six ans.

Elles sont donc essentielles pour sa compétitivité et son avenir, à un moment ou elle aligne les pertes financières, et où l’écart technologique se creuse avec ses concurrents.

Elles seront détaillées lors du Symposium VLSI, qui aura lieu du 11 au 16 juin à Tokyo.